Takk for at du sendte din henvendelse! En av våre teammedlemmer vil kontakte deg straks.
Takk for at du sendte din bestilling! En av våre teammedlemmer vil kontakte deg straks.
Kursplan
RISC-V-arkitekturgrunnleggende og økosystemoversikt
RISC-V ISA-landskap og industriell adoptering
- Åpen ISA-filosofi og RISC-V International-standardiseringslandskapet
- Mental modell for RISC-V: Last-/lagre-arkitektur, registerfil, byte-ordering
- Sammenligning med ARM, x86 og POWER: Avveininger for heterogene computing-arkitekturer
- Økosystemmodenhetsvurdering: SiFive, T-Head, Western Digital og det voksende åpne kildesilisium-samfunnet
- Standardiserte grensesnitt: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Minnemodeller og ABI-overholdelse
- Unprivileged Architecture-spesifikasjon: CSR-kart, unntakshåndtering og minnehierarkier
- RV32I-/RV64I-instruksjonssett og ABI-overholdelse for kryssplattform-binærportabilitet
- Konvensjoner for minneordning og barriereinstruksjoner for flerprosessorsystemer
RISC-V-assemblersprogrammering og kompilatorverktøykjede
Lavnivå-instruksjonsprogrammering
- Grunnleggende heltallsinstruksjoner (I), Multiplikasjon/divisjon (M), atomære operasjoner (A) utvidelser
- Bitness-tilpassede programmeringsstrategier for 32-bit og 64-bit RISC-V-mål
- Anropskonvensjoner og stakkramhåndtering for innebygde og sanntidsprogramvaresystemer
Profisering av kompilatorverktøykjede
- LLVM-basert kompilatorverktøykjede: Clang, LLVM, Binutils for RISC-V-krysskompilering
- Linker-skript, seksjoner og minnelayout-konfigurasjon for bare-metal- og RTOS-miljøer
- Kompilator-intrinsikker, optimaliseringsnivåer og profileringstyrt kodejustering
- Utviklingsarbeidsflyter for åpne kildeverktøykjeder: bygging, testing og pakking av egendefinerte GCC-/Clang-verktøykjeder
Innebygde systemutvikling og sanntidsoperativsystemer
Bare-metal- og RTOS-programmering
- Rust-systemprogrammering for RISC-V: kostnadsfrie abstraksjoner, usikker minnehåndtering og bare-metal-utvikling
- No-Std-miljøer: tilpassede linker, enhetsdriverutvikling og minneavbildet I/O
- Zephyr RTOS og Buildroot BSP-utvikling for RISC-V-mål
- Perifert grensesnitt: GPIO, I2C, SPI, UART og DMA-controller-programmering
Energi- og ytelsesoptimalisering
- Klokkedemping, energiområdeadministrasjon og lav-strømsmodus-optimalisering
- Syklusnøyaktig ytelsesanalyse med simuleringsprofiler og hardware-ytelsestellers
- Sanntidsinterrupt-forseinkling for sikkerhetskritiske applikasjoner
Linux-kjerne- og oppstartsloaderutvikling for RISC-V
Oppstartsfirmware og bootloader-økosystem
- OpenSBI (SBI-spesifikasjonsimplementering): oppstartsfirmwareutvikling
- UEFI/EDK II på RISC-V: moderne firmware-opplastningsstakkutvikling
- Coreboot og U-Boot-portering for RISC-V-enkelbrett-datorer
Linux-kjerneintegrering
- RISC-V-mainline-kjernedeltakelser: enhetstre-overlay, CPU-topologi og interrupt-controller (AIA) driverutvikling
- Vendor-BSP-utvikling og kjernekonfigurasjon for tilpassede SoC-plattformer
- Filsystemstøtte, nettverksstakk og beholderiseringstøtte (Docker, Kubernetes) på RISC-værtssystemer
RISC-V-SoC-design og FPGA-prototyping
Flerkjernede SoC-arkitektur og integrering
- Network-on-Chip (NoC)-desigmetoder for RISC-V-flerkjerneprosessorer
- Axi4/CHI-cachekohærens og inter-prosessor-kommunikasjonsprotokoller
- Åpen kilde IP-integrering: OpenCores, ChIPS Framework og leverandør RTL-komponenter
- Bus-matrixdesign og minnecontroller-integrasjon (DDR, SRAM, eMMC, PCIe)
FPGA-basert prosessortprototyping
- FPGA-syntese og implementering av RISC-V-kjerne (f.eks. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) og UVM-basert funksjonell verifiseringsmetodikk
- Formelle verifiseringsverktøy og egenskapstyrt testing for RISC-V-kjernovalidering
RISC-V-vektorutvidelser og domenespesifikks akselerasjon
RVV (RISC-V Vector) Extension-dypdykk
- Vektor last/lagre, vektor-sammentrekk multiplikasjon-akkumulering (VFMA) og matriseberegningakselerasjon
- Variable lengde vektoroperasjoner (VL, VLEN) for arbeidsbelastningsoptimalisert SIMD-kjøring
- Vektormaskoperasjoner, segmentkontroll og datatypetilgjengelighet for DSP- og ML-arbeidsbelastninger
Egendefinert DSP og domenespesifikk instruksjonsdesign
- Design av domenespesifikke akseleratorer gjennom tilpassede utvidelser og CBAR-baserte operandgrensesnitt
- Tilpasninger av kompilatorfrontenden for generering av egendefinerte instruksjoner og kodeutsending
- Hardware-programvare-parteringsstrategier for integrering av akseleratorer i produksjons-SoC-er
AI-akselerasjon og kant-maskinlæring på RISC-V
NPU-design og integrering for RISC-V-prosessorer
- Neural Processing Unit-arkitektur: systoliske matriser, tensor-kjerner og vektorkomprimering for on-chip AI-akselerasjon
- Modellkvantiseringsteknikker (INT8, INT4, FP8) for kantutplassering på RISC-V
- Rammeverk-kompatibilitet: TensorFlow Lite Micro, ONNX Runtime og PyTorch Edge på RISC-V-mål
Heterogen computing for AI-arbeidsbelastninger
- Ko-design av RISC-V-vert-CPU med AI-akselerator-NPU for sanntids-inferenspipleiner
- Minnesubsystemoptimalisering: HBM/DDR-båndbreddeadministrasjon for ML-modellvektorer og aktivering
- Termisk og energibudsjett for kant-AI-inferensystemer
Hardware-sikkerhet og konfidensiell computing på RISC-V
Fysisk minnevern og betrodd utførelse
- Fysisk minnevern (PMP) og sidebrett-valker sikkerhetsmekanismer
- Sikker boks/TEE-arkitekturer for RISC-V: OP-TEE-integrasjon, SEV-klasse betrodde utførelsesmiljøer
- Oppstartsverktøykjedesikring: rot av troverdighet, trygg oppstart og målt lanseringsattestering
Kryptografisk akselerasjon
- RISC-V-kryptografiske utvidelser (Zk, Zkr, K-utvidelser): SHA, AES, RSA, RSA-PSS og ECC-akselerasjon
- Post-kvantekryptografi (PQC)-integrasjon for neste generasjon RISC-V-prosessorer
- Sidekanalanfall-mitigerings Teknikker: konstant-tidsprogrammering, maskeering og hardware-tilfeldige tall-generatore
Avansert tilpasset arkitektur og ISA-utvidelsesdesign
Domespesifikk arkitektur og tilpassede instruksjonsutvidelser
- ISA-utvidelsesdesignmetodikk: koding, kodings-tabeller, ABI-påvirkningsanalyse og innsendingsprosess for RISC-V International-spesifikasjon
- Tilpasset registerfil-design med CBAR (Custom Base Address Registers) for operand-dispatch
- Instruksjonspipelining, fare-deteksjon og pipelined-modifikasjoner for tilpassede utvidelser
Verifisering og signoff av tilpassede arkitekturmodifikasjoner
- Testbench-design for tilpassede utvidelser: dirigert vs. begrenset-tilfeldig stimulusgenerering
- Regressionstestrammer og dekningstyrt verifisering for arkitekturmokasjoner
- Interoperabilitetstesting: sikring av at egendefinerte instruksjoner fungerer innen etablerte ABI-begrensninger
Sikkerhetskritiske og bilindustrielle RISC-V-applikasjoner
Funksjonell sikkerhet og bilstandarder-overholdelse
- ISO 26262-funksjonell sikkerhets-samsvar for RISC-V-bilprosessorer
- ASIL-Q-klassifisering og sikkerhåndbokutvikling for RISC-V-silisium-IP
- Deterministisk interrupt-håndtering, låsstegegger-par og minnevern for sikkerhetskritiske RISC-V-systemer
Industriell sanntid og kantecgining-applikasjoner
- IEC 61508 SIL-samsvar og deterministisk planlegging på RISC-V-flerkjerneplattformer
- Industriell IoT-gateway-utvikling med RISC-V: tilkobling, kant-analyse og OTA-firmwareoppdateringssystemer
Kapittelprosjekt: End-to-end RISC-V-systemutvikling
Full livssyklusprosjekt
- Arkitekturspesifikasjon: ISA-utvidelser og kjernekonfigurasjonsdesign for definert bruksområde
- RTL-implementering i SystemVerilog med UVM-testbencher og formell verifiseringsdekning
- FPGA-prototyping, oppstartsfirmwareutvikling og bare-metal-driverstakkintegrering
- Linux BSP- og verktøykjedetilpassning for den tilpassede RISC-V-kjernen
- AI-arbeidsbelastningsutplassering: NPU-integrasjon, modellkvantisering og ytelsesbenchmarking
- Sikkerhetsvalidering: PMP-håndhevning, trygg oppstart og kryptografisk akselerasjonsbenchmarking
- Teknisk arkitekturdokumentasjon, IP-strategianalyse og tverrfaglig teampresentasjon
21 Timer
Referanser (2)
Forklaringene og interaktiviteten fra instruktøren var virkelig gode; selv om jeg kanskje ikke hadde nok erfaring, lærte jeg likevel mye av det!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maskinoversatt
Jeg likte plattformen vi brukte. Den var virkelig fin og enkel å bruke. Jeg likte typescript-seksjonen, delen om navnerom og moduler.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maskinoversatt
