Takk for at du sendte din henvendelse! En av våre teammedlemmer vil kontakte deg straks.
Takk for at du sendte din bestilling! En av våre teammedlemmer vil kontakte deg straks.
Kursplan
RISC-V-arkitekturgrunnleggende og oversikt over økosystemet
RISC-V ISA-landskap og industrianvendelse
- Åpen ISA-filosofi og landskapet for standardisering innen RISC-V International
- Mental modell for RISC-V: Last-lagring-arkitektur, registerfil, byte-bestilling
- Sammenligning med ARM, x86 og POWER: Avveininger for heterogene beregningsarkitekturer
- Evaluering av økosystemets modenhet: SiFive, T-Head, Western Digital og det voksende silisiumfellesskapet med åpen kildekode
- Standardiserte grensesnitt: RISC-V Privileged ISA, Maskinvareprogramvare-abstraksjonslaget (MSBL)
Hukommelsesmodeller og ABI-samsvar
- Spesifikasjon for uprivilegert arkitektur: CSR-kart, håndtering av unntak og hukommelseshierarkier
- Instruksjonssettene RV32I / RV64I og ABI-samsvar for tverrplattform-binærportabilitet
- Samferdselskonvensjoner og barriereinstruksjoner for flerkprosessor-systemer
RISC-V-assemblyprogrammering og kompilatorverktøykutter
Programmering på lavt nivå
- Base-instruksjoner for heltall (I), Multiplisering/divisjon (M), atomære operasjoner (A)-utvidelser
- Bitness-merket programmeringsstrategier for 32-bits og 64-bits RISC-V-mål
- Calling-konvensjoner og håndtering av stakkrammer for innebygde sanntidsprogramvaresystemer
Kompilatorverktøykutter-forståelse
- LLVM-basert kompilatorverktøykutter: Clang, LLVM, Binutils for RISC-V-krysskompilering
- Linker-skript, seksjoner og hukommelseslayout-konfigurasjon for bare-metal- og RTOS-miljøer
- Kompilerer-intrinsikker, optimaliseringsnivåer og profileringsdrevet kodenotuning
- Arbeidsflyter for utvikling av open source-verktøykutter: bygging, testing og pakking av tilpassede GCC/Clang-verktøykutter
Utvikling av innebygde systemer og sanntidsoperativsystemer
Programmmering av bare-metal og RTOS
- Rust-systemprogrammering for RISC-V: null-kostnad-abstraksjoner, utryg hukommelseshåndtering og utvikling av bare-metal
- No-Std-miljøer: tilpassede linkers, enhetsdriverutvikling og minnesegmentert I/O
- Zephyr RTOS og Buildroot BSP-utvikling for RISC-V-mål
- Periferinggrensesnitt: GPIO, I2C, SPI, UART og DMA-kontrollerprogrammmering
Kraft- og ytelsesoptimalisering
- Clk-gating, håndtering av strømdomaner og optimering av lavstrømmodus
- Syklusnøyaktig ytelsesanalyse med simulatorprofilerere og maskinvare-ytelsestavlaser
- Tuning av sanntids-interruptlatens for sikkerhetskritiske applikasjoner
Linux-kjerne- og bootloaderutvikling for RISC-V
Boot-firmware- og bootladderøkosystem
- OpenSBI (implementering av SBI-spesifikasjon): utvikling av bootloader-fastvare
- UEFI/EDK II på RISC-V: utvikling av moderne firmware-bootstakk
- Coreboot- og U-Boot-portering for RISC-env-Single-Board-Computers
Integrasjon i Linux-kjernen
- Bidrag til hovedlinjen i RISC-V-kjernen: enhets-treet-overlays, CPU-topologi og driverutvikling for interruptkontrollere (AIA)
- Utfer av leverandør-bsp og kjernkonfigurasjon for tilpassede SoC-plattformer
- Filsystemstøtte, nettverksstakk og containeriseringstøtte (Docker, Kubernetes) på RISC-v-host-systemer
RISC-V SoC-design og FPGA-prototypering
Flerkjernet SoC-arkitektur og integrasjon
- Network-on-Chip (NoC)-designmetoder for RISC-env-flerkjerneprosessorer
- Axi4/CHI-hukommelseshåndtering og mellomprosesseringskommunikasjonsprotokoller
- Open source-IP-integrasjon: OpenCores, ChIPS Framework og leverandør RTL-komponenter
- Bus-matrise-design og hukommelsescontroller-integrasjon (DDR, SRAM, eMMC, PCIe)
FPGA-basert prosessorprototypisering
- FPGA-syntese og implementering av RISC-env-kjerne (f.eks. BOOM, VexRiscv, PULP)
- SystemVerilog-Assertions (SVA) og UVM-basert funksjonalverifikasjonsmetodikk
- Formelle verifiseringsverktøy og egenskapsbaserte tester for RISC-env-kernelvalidering
RISC-V-vektorutvidelser og domenespesifikks akselerasjon
Dybdedug av RVV (RISC-V Vector)-utvidelsen
- Lastlagring for vektorer, vektor-fused multiply-add (VFMA), og matriseberegningakselerasjon
- Variable-lengde vektoroperasjoner (VL, VLEN) for arbeidsbelastningsoptimert SIMD-eksekvering
- Vektormaskeoperasjoner, segmentkontroll og datatypeflexibilitet for DSP- og ML-arbeidsbelastninger
Tilpasset DSP- og domenespesifikks instruksjonsdesign
- Design av domenespesifikke akseleratorer gjennom tilpassede utvidelser og CBAR-baserte operandgrensesnitt
- Kompilers frontend-modifikasjoner for generering av tilpassede instruksjoner og kodeutsending
- Maskinvare-programvare-parteringsstrategier for akseleratorintegrasjon i produksjonss SoC-er
AI-akselerasjon og kant-maskinlæring på RISC-V
NPU-design og integrasjon for RISC-env-prosessorer
- Neural Processing Unit-arkitektur: systoliske rader, tensorkjerner og vektorkomprimering for on-chip AI-akselerasjon
- Modellkvantiseringsteknikker (INT8, INT4, FP8) for kantutplassering på RISC-env
- Rammeverkkompatibilitet: TensorFlow Lite Micro, ONNX Runtime og PyTorch Edge på RISC-env-mål
Heterogen beregning for AI-arbeidsbelastninger
- Co-design av RISC-env-host-CPU med AI-akselerator-NPU for sanntidsinferensrørledninger
- Hukommelsessystemoptimalisering: HBM/DDR-båndbreddehåndtering for ML-modellvekter og aktivering
- Termisk- og kraftbudsjett for kant-AI-inferenssystemer
Maskinvaresikkerhet og hemmeligholdsbevarende beregning på RISC-V
Fysisk minnebeskyttelse og trygg eksekvering
- Fysisk hukommelsesbeskyttelse (PMP) og sidebrett-vandrer-sikkerhetsmekanismer
- Trusted Execution Environments (TEE) for RISC-env: OP-TEE-integrasjon, SEV-class Trusted Execution Environment
- Boot-kjedens sikkerhet: root of trust, secure boot og measured launch attestation
Kryptografisk akselerasjon
- RISC-v-utvidelser for kryptoografi (Zk, Zkr, K-utvidelser): SHA, AES, RSA, RSA-PSS og ECC-akselerasjon
- Post-kvant-kryptografisk integrasjon for neste generasjon RISC-env-prosessorer
- Mindre-kjedeangrepsmotiveringsmetoder: konstant-tidsprogrammering, maskering og hardware-random-nummer-generators
Avansert tilpasset arkitektur og ISA-utvidelsesdesign
Domespesifikks arkitektur og tilpassede instruksjonsutvidelser
- ISA-utvidelsesdesignmetodikk: koding, kodtabeller, ABI-innflytelse analyse og innsending av RISC-V International-spesifikasjonsprosessen
- Tilpasset registerfil-design med CBAR (Custom Base Address Registers) for operand-dispatch
- Instruksjonspipelining, faredeteksjon og pipelinedmodifikasjoner for tilpassede utvidelser
Verifisering og signoff av tilpassede arkitekturmodifikasjoner
- Testbunn-design for tilpassede utvidelser: dirigerte vs. constraint-stimulusgenerering
- Regressionstestrammeverk og dekkningsdrevet verifisering for arkitekturomodifikasjoner
- Interoperabilitetstest: sikring av at tilpassede instruksjoner fungerer innen etablerte ABI-restriksjoner
Sikkerhetskritiske og bilindustri RISC-v-applikasjoner
Funksjonell sikkerhet og samsvare med bilstandarder
- ISO 26262-funksjonellsikkerhetskompatibilitet for RISC-env-bilprosessorer
- ASIL-Q-klassifisering og sikkerhåndbokutvikling for RISC-env-silisium-IP
- Deterministisk interrupt-håndtering, låste-kjerneparer og hukommelsesbeskyttelse for sikkerhetskritiske RISC-env-systemer
Industrielle sanntids- og kantberegningapplikasjoner
- IEC 61508 SIL-kompatibilitet og deterministisk planlegging på RISC-env-flerkjernplattformer
- Utvikling av industrielle IoT-gateway med RISC-env: tilkoblinger, kantanalyse og OTA-fastvareoppdateringssystemer
Kapitalprosjekt: ende-til-ende RISC-env-systemutvikling
Fullt livssyklusporsjekt
- Arkitekturspesifisering: ISA-utvidelser og kjernekonfigurasjonsdesign for definert brukstilfelle
- RTL-implementering i SystemVerilog med UVM-testbunks og formell verifikasjonsdekning
- FPGA-prototypering, boot-firmwareutvikling og bare-metal-driver-stakkintegrasjon
- Linux BSP- og verktøykuttertilpasning for den tilpassede RISC-env-kjernen
- AI-arbeidsbelastningsutplassering: NPU-integrasjon, modellkvantisering og ytelsesbenchmarking
- Sikkerhetsvalidering: PMP-efterlevelse, trygg boot og kryptografisk akselerasjonsbenchmark
- Teknisk arkitekturdokumentasjon, IP-strategianalyse og presentasjon for tverrfunksjonelt team
Krav
Ingen.
21 Timer
Referanser (2)
Forklaringene og interaktiviteten fra instruktøren var virkelig gode; selv om jeg kanskje ikke hadde nok erfaring, lærte jeg likevel mye av det!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maskinoversatt
Jeg likte plattformen vi brukte. Den var virkelig fin og enkel å bruke. Jeg likte typescript-seksjonen, delen om navnerom og moduler.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maskinoversatt
